[카테고리:] FPGA Design

Ethernet 버전 1/2 차이

• 1. Ethernet II (a.k.a. DIX Ethernet)
• 2. IEEE 802.3 Ethernet (원래 표준)
• 3. 차이 요약
• 4. 실제 구분 방법

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Ethernet II + IPv4 + UDP 프레임 구조

• 1) 전체 레이어
• 2) Ethernet II 프레임 (Data Link)
• 3) IPv4 헤더 (Network)
• 4) UDP 헤더 (Transport)
• 5) 계층별 바이트 맵(옵션/VLAN 없음, IHL=5)
• 6) 엔디안/정렬/버스 매핑(AXI-Stream 관점)
• 7) CRC(FCS) & 체크섬 구현 포인트
• 8) MTU, 조각화, 점보 프레임 전략 (비전 스트리밍 최적화)
• 9) RTL 구현 체크리스트
• 10) 머신 비전 특화 팁
• 11) 설계자가 바로 쓰는 요약

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FPGA에서 DDR 메모리 연결 구현

• DDR 메모리 유형과 선택
• 설계 목적에 따른 메모리 선택
• DDR 메모리 모듈과 칩
• FPGA-DDR 인터페이스 구현 방법론
• IP Integration
• DDR Efficiency

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고속통신에서 Scrambling(스크램블링) 의 역할

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Line Coding (8B/10B)

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병렬에서 고속 SERDES까지, 그리고 Gigabit Transceiver

• 병렬 버스의 한계
• LVDS
• SERDES (Serializer/Deserializer) 아키텍처 개요
• AMD 고속 트랜시버: 하드웨어 엔진

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High Speed Interface (10G, 100G) Guide

• 고속 직렬 상호연결의 세계
• AMD 고속 트랜시버: 하드웨어 엔진
• 100G를 향한 도약: NRZ 대 PAM4
• 설계 및 디버깅 워크플로우
• 물리 계층 설계: PCB 모범 사례

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LeNet-5 FPGA 구현 가이드

• LeNet-5 신경망의 FPGA 구현 심층 분석

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UART Parity Bit and Frame Structure

• UART Frame Format
• Parity Bit Modes
• Verilog Implementation with Reduction XOR
• Simulation Behavior
• RX-Side Parity Check Logic

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FPGA Implementation of RoCEv2

• What is the RoCE v2?
• RoCEv2 Packet Format
• RoCE v2 Implementation Technologies
• FPGA Implementation

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